1.1、GW48 系統使用注意事項 (用戶必讀！！！)

a：閑置不用GW48 系統時，必須關閉電源！！！
b：在實驗中，當選中某種模式后，要按一下右側的復位鍵，以使系統進入該結構模式工作。注意此復位鍵僅對實驗系統的監控模塊復位，而對目標器件FPGA沒有影響，FPGA本身沒有復位的概念，上電后即工作，在沒有配置前，FPGA的I/O 口是隨機的，故可以從數碼管上看到隨機閃動，配置后的I/O 口才會有確定的輸出電平。
c：換目標芯片時要特別注意，不要插反或插錯，也不要帶電插拔，確信插對后才能開電源。其它接口都可帶電插拔。
d:請特別注意，盡可能不要隨意插拔適配板，及實驗系統上的其他芯片。
e: 使用實驗系統前，查閱系統的默認設置ppt 文件：EDA 技術與VHDL 書實驗課件說明_必.ppt。

1.2、GW48 系統主板結構與使用方法

以下將詳述GW48 系列SOPC/EDA 實驗開發系統（GW48-PK2/CK）結構與使用方法，對于這2 種型號的不同之處將給予單獨指出。該系統的實驗電路結構是可控的。即可通過控制接口鍵，使之改變連接方式以適應不同的實驗需要。因而，從物理結構上看，實驗板的電路結構是固定的，但其內部的信息流在主控器的控制下，電路結構將發生變化---重配置。這種“多任務重配置”設計方案的目的有3 個：1、適應更多的實驗與開發項目；2、適應更多的PLD 公司的器件；3、適應更多的不同封裝的FPGA 和CPLD器件。系統板面主要部件及其使用方法說明如下。以下是對GW48 系統主板功能塊的注釋。






（1）“模式選擇鍵”：按動該鍵能使實驗板產生12 種不同的實驗電路結構。這些結構如第二節的13 張實驗電路結構圖所示。例如選擇了“NO.3”圖，須按動系統板上此鍵，直至數碼管“模式指示”數碼管顯示“3”，于是系統即進入了NO.3 圖所示的實驗電路結構。
（2） 適配板：這是一塊插于主系統板上的目標芯片適配座。對于不同的目標芯片可配不同的適配座。可用的目標芯片包括目前世界上zui大的六家FPGA/CPLD 廠商幾乎所有CPLD、FPGA 和所有ispPAC 等模擬EDA 器件。第七節的表中已列出多種芯片對系統板引腳的對應關系，以利在實驗時經常查用。
（3） ByteBlasterMV 編程配置口：如果要進行獨立電子系統開發、應用系統開發、電子設計競賽等開發實踐活動，首先應該將系統板上的目標芯片適配座拔下（對于Cyclone器件不用拔），用配置的10芯編程線將“ByteBlasterMV”口和獨立系統上適配板上的10 芯口相接，進行在系統編程（如GWDVP-B 板），進行調試測試。“ByteBlasterMV”口能對不同公司，不同封裝的CPLD/FPGA 進行編程下載，也能對isp 單片機89S51 等進行編程。編程的目標芯片和引腳連線可參考附圖1，從而進行二次開發。
（4） ByteBlasterII 編程配置口：該口主要用于對Cyclone 系列AS模式配置器件EPCS4和EPCS1等編程。
（5） 混合工作電壓源：系統不必通過切換即可為CPLD/FPGA 目標器件提供5V、3.3V、2.5V、1.8V 和1.5V 工作電源，此電源位置可參考附圖1。
（6） JP5 編程模式選擇跳線：（僅GW48-PK2 型含此）。如果要對Cyclone 的配置芯片進行編程，應該將跳線接于“ByBtII”端，在將標有“ByteBlasterII”編程配置口同適配板上EPCS4/1的AS 模式下載口用10 芯線連接起來，通過QuartusII 進行編程。當短路“Others”端時，可對其它所有器件編程，端口信號參考附圖1。
（7） JP6/JVCC/VS2編程電壓選擇跳線：跳線JVCC（GW48—PK2型標為“JP6”）是對編程下載口的選擇跳線。對5V 器件，如10K10、10K20、7128S、1032、95108、89S51 單片機等，必須選“5.0V”。而對低于或等于3.3V的低壓器件，如1K30、1K100、10K30E、20K300、Cyclone、7128B 等一律選擇“3.3V”一端。
（8） 并行下載口：此接口通過下載線與微機的打印機口相連。來自PC 機的下載控制信號和CPLD/FPGA 的目標碼將通過此口，完成對目標芯片的編程下載。計算機的并行口通信模式設置成“EPP”模式。
（9） 鍵1~鍵8 ：為實驗信號控制鍵，此8 個鍵受“多任務重配置”電路控制，它在每一張電路圖中的功能及其與主系統的連接方式隨模式選擇鍵的選定的模式而變，使用中需參照第二節中的電路圖。
（10） 鍵9~鍵14 ：（GW48—PK2 型含此鍵）此6 個鍵不受“多任務重配置”電路控制，由于鍵信號速度慢，所以其鍵信號輸入口是全開放的，各端口定義在插座“JP8”處，可通過手動節插線的方式來實用，鍵輸出默認高電平。
注意，鍵1 至鍵8 是由“多任務重配置”電路結構控制的，所以鍵的輸出信號沒有抖動問題，不需要在目標芯片的
電路設計中加入消抖動電路，這樣，能簡化設計，迅速入門。但設計者如果希望完成鍵的消抖動電路設計練習，必須使用鍵9 至鍵14 來實現。
（11） 數碼管1~8/發光管D1~D16 ：受“多任務重配置”電路控制，它們的連線形式也需參照第二節的電路圖。
（12） “時鐘頻率選擇” ：位于主系統的右小側，通過短路帽的不同接插方式，使目標芯片獲得不同的時鐘頻率信號。對于“CLOCK0”，同時只能插一個短路帽，以便選擇輸向“CLOCK0”的一種頻率：信號頻率范圍：0.5Hz–50MHz。由于CLOCK0可選的頻率比較多，所以比較適合于目標芯片對信號頻率或周期測量等設計項目的信號輸入端。右側座分三個頻率源組，它們分別對應三組時鐘輸入端:CLOCK2、CLOCK5、CLOCK9。例如，將三個短路帽分別插于對應座的2Hz、1024Hz和12MHz，則CLOCK2、CLOCK5、CLOCK9分別獲得上述三個信號頻率。需要特別注意的是，每一組頻率源及其對應時鐘輸入端，分別只能插一個短路帽。也就是說zui多只能提供4 個時鐘頻率輸入FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。
（13） 揚聲器：與目標芯片的“SPEAKER”端相接，通過此口可以進行奏樂或了解信號的頻率，它與目標器件的具體引腳號，應該查閱附錄第3 節的表格。
（14） PS/2 接口：通過此接口，可以將PC 機的鍵盤和/或鼠標與GW48 系統的目標芯片相連，從而完成PS/2 通信與控制方面的接口實驗，GW48-GK/PK2 含另一PS/2 接口，引腳連接情況參見實驗電路結構 NO.5（附圖7）。
（15） VGA 視頻接口：通過它可完成目標芯片對VGA 顯示器的控制。詳細連接方式參考附圖 7（對GW48-PK2 主系統），或附圖13（GW48-CK 主系統）。
（16） 單片機接口器件：它與目標板的連接方式也已標于主系統板上：連接方式可參見附圖11。
注1、對于GW48-PK2 系統，實驗板右側有一開關，若向“TO_ FPGA”撥，將RS232 通信口直接與FPGA 相接；若向“TO_MCU”撥，則與89S51單片機的P30 和P31端口相接。于是通過此開關可以進行不同的通信實驗，詳細連接方式可參見附圖11。平時此開關應該向“TO_MCU”撥，這樣可不影響FPGA 的工作!
注2、GW48-EK 系統上的用戶單片機89C51 的各引腳是獨立的（時鐘已接12MHz），沒有和其他任何電路相連，實驗時必須使用連接線連接，例如，若希望89C51 通過實驗板右側的RS232 口與PC 機進行串行通信，必須將此單片機旁的
40 針座（此座上每一腳恰好與89C51 的對應腳相接）上的P30、P31 分別與右側的TX30、RX30 相接。
（17） RS-232串行通訊接口：此接口電路是為FPGA與PC 通訊和SOPC 調試準備的。或使PC 機、單片機、FPGA/CPLD三者實現雙向通信。對于GW48-EK 系統，其通信端口是與中間的雙排插座上的TX30、RX31 相連的。詳細連接方式參考附圖11（對GW48-GK/PK2 主系統），或附圖13（對GW48-CK 主系統）。
（18） “AOUT” D/A 轉換 ：利用此電路模塊（實驗板左下側），可以完成FPGA/CPLD 目標芯片與D/A 轉換器的接口實驗或相應的開發。它們之間的連接方式可參閱附圖7（實驗電路結構 NO.5）：D/A 的模擬信號的輸出接口是“AOUT”，示波器可掛接左下角的兩個連接端。當使能撥碼開關8：“濾波1”時，D/A 的模擬輸出將獲得不同程度的濾波效果 。
注意，進行D/A 接口實驗時，需打開系統上側的+/-12V 電源開關（實驗結束后關上此電源！）。
（19） “AIN0”/“AIN1”：外界模擬信號可以分別通過系統板左下側的兩個輸入端“AIN0”和“AIN1”進入A/D 轉換器ADC0809的輸入通道IN0和IN1，ADC0809 與目標芯片直接相連。通過適當設計，目標芯片可以完成對ADC0809 的工作
方式確定、輸入端口選擇、數據采集與處理等所有控制工作,并可通過系統板提供的譯碼顯示電路，將測得的結果顯示出來。此項實驗首先需參閱第二節的“實驗電路結構NO.5”有關0809 與目標芯片的接口方式，同時了解系統板上的接插
方法以及有關0809 工作時序和引腳信號功能方面的資料。
注意：不用0809時，需將左下角的撥碼開關的“A/D 使能”和“轉換結束”打為禁止：向上撥，以避免與其他電路沖突。 ADC0809 A/D 轉換實驗接插方法（如，附圖7，實驗電路結構 NO.5 圖所示）：
a． 左下角撥碼開關的“A/D使能”和“轉換結束”撥為使能：向下撥，即將ENABLE(9)與PIO35相接；若向上撥則禁止，即則使ENABLE(9)?0，表示禁止0809 工作，使它的所有輸出端為高阻態。
b．左下角撥碼開關的“轉換結束”使能，則使EOC(7)?PIO36，由此可使FPGA對ADC0809的轉換狀態進行測控。
（20） VR1/“AIN1”：VR1 電位器，通過它可以產生0V~+5V 幅度可調的電壓。其輸入口是0809 的IN1（與外接口AIN1 相連，但當AIN1插入外輸入插頭時，VR1 將與IN1自動斷開）。若利用VR1 產生被測電壓，則需使0809的第25 腳置高電平，即選擇IN1 通道，參考“實驗電路結構NO.5”。
（21） AIN0 的特殊用法 ：系統板上設置了一個比較器電路，主要以LM311 組成。若與D/A 電路相結合，可以將目標器件設計成逐次比較型A/D 變換器的控制器件參考“實驗電路結構NO.5”。
（22） 系統復位鍵：此鍵是系統板上負責監控的微處理器的復位控制鍵，同時也與接口單片機和LCD控制單片機的復位端相連。因此兼作單片機的復位鍵。
（23） 下載控制開關 ：（僅GW48—GK/PK型含此開關）在系統板的左側的開關。當需要對實驗板上的目標芯片下載時必須將開關向上打（即“DLOAD”）；而當向下打（LOCK）時，將關閉下載口，這時可以將下載并行線拔下而作它用（這時已經下載進FPGA的文件不會由于下載口線的電平變動而丟失）；例如拔下的25 芯下載線可以與其他適配板上的并行接口相接，以完成類似邏輯分析儀方面的并行通信實驗。
（24） 跳線座SPS ：短接“T_F”可以使用“在系統頻率計”。頻率輸入端在主板右側標有“頻率計”處。模式選擇為“A”。短接“PIO48”時，信號PIO48 可用，如實驗電路結構圖 中的PIO48。平時應該短路“PIO48”。
（25） 目標芯片適配座CON1/2 ：在目標板的下方有兩條80 個插針插座（GW48-CK 系統），其連接信號如附圖1所示，此圖為用戶對此實驗開發系統作二次開發提供了條件。對于GW48-GK/PK2/EK系統，此適配座在原來的基礎上增加了20 個插針，功能大為增強。增加的20 插針信號與目標芯片的連接方式可參考“實驗電路結構NO.5”、附圖11 和第3 節表格。GW48-EK 系統中此20 的個插針信號全開放。
（26） 左下撥碼開關：（僅GK/PK2/EK型含此開關）撥碼開關的詳細用法可參考實驗電路結構 NO.5 圖（附圖7）。
（27） 上撥碼開關 ：（僅GK/PK2型含此開關）是用來控制數碼管作掃描顯示用的。當要將8 個數碼管從原來的重配置可控狀態下向掃描顯示方式轉換時，可以將此撥碼開關全部向下撥，然后將左下側的撥碼開關的“DS8 使能”向上撥。這時，由這8 個數碼管構成的掃描顯示電路可附圖12。
（28） ispPAC 下載板 ：對于GW48-GK 系統，其右上角有一塊ispPAC模擬EDA器件下載板，可用于模擬EDA實驗中對ispPAC10/20/80 等器件編程下載用，詳細方法請看光盤中：“模擬EDA 實驗演示”的POWER POINT。
（29） 8X8 數碼點陣 ：（僅GW48-GK 型含此）在右上角的模擬EDA 器件下載板上還附有一塊數碼點陣顯示塊，是通用共陽方式，需要16 根接插線和兩根電源線連接。詳細方法請看“實驗演示”的POWER POINT。
（30） +/-12V電源開關：在實驗板左上角。有指示燈。電源提供對象：a）與082、311及DAC0832等相關的實驗；b）模擬信號發生源；3）GW48-DSP/DSP+適配板上的D/A 及參考電源；此電源輸出口可參見附圖1。平時，此電源必須關閉！
（31） 智能邏輯筆：（僅GK/PK2 型含此）邏輯信號由實驗板左側的“LOGIC PEN INPUT”輸入。測試結果：
a）“高電平”：判定為大于3V 的電壓；亮第1 個發光管；b）“低電平”：判定為小于1V 的電壓；亮第2 個發光管。c）“高阻態”：判定為輸入阻抗大于100K 歐姆的輸出信號；亮第3 個發光管。注意，此功能具有智能化；d）“中電平”：判定為小于3V，大于1V 的電壓；亮第4 個發光管。e）“脈沖信號”：判定為存在脈沖信號時；亮所有的發光管。 （注意，使用邏輯筆時，clock0/clock9 上不要接50MHz，以免干擾）。
（32） 模擬信號發生源：（GK/PK2型含此）信號源主要用于DSP/SOPC實驗及A/D高速采樣用信號源。使用方法如下：
a）打開+/-12V 電源；b）用一插線將右下角的某一頻率信號（如65536Hz）連向單片機上方插座“JP18”的INPUT端；c）這時在“JP17”的OUTPUT端及信號掛鉤“WAVE OUT”端同時輸出模擬信號，可用示波器顯示輸出模擬信號（這時輸出的頻率也是65536Hz）；d）實驗系統右側的電位器上方的3 針座控制輸出是否加入濾波：向左端短路加濾波電容；向右短路斷開濾波電容；e）此電位器是調諧輸出幅度的，應該將輸出幅度控制在0-5V 內。
（33） JP13 選擇VGA 輸出：（僅GW48-GK/PK2含此）。將“ENBL”短路，使VGA輸出顯示使能；將“HIBT”短路，使VGA 輸出顯示禁止，這時可以將來自外部的VGA 顯示信號通過JP12座由VGA口輸出。此功能留給SOPC開發。
（34） FPGA與LCD 連接方式：（僅PK2型含此）。由附圖11 的實驗電路結構圖COM可知，默認情況下，FPGA 是通過89C51 單片機控制LCD液晶顯示的，但若FPGA 中有Nios 嵌入式系統，則能使FPGA直接控制LCD顯示。方法是拔去此單片機（在右下側），用連線將座JP22/JP21（LCD顯示器引腳信號）各信號分別與座JP19/JP20（FPGA 引腳信號）相連接即可。針對目標器件的型號，查表鎖定引腳后，參考.\gwdvpb\H128X64 液晶顯示使用說明.doc 即可。
（35） JP23 使用說明：（僅GW48-GK/PK2型含此）。單排座JP23有3個信號端，分別來自此單片機的I/O口。
（36） 使用舉例： 若模式鍵選中了“實驗電路結構圖”，這時的GW48 系統板所具有的接口方式變為：FPGA/CPLD端口PI/O31~28（即PI/O31、PI/O30、PI/O29、PI/O28）、PI/O27~24、PI/O23~20 和PI/O19~16 ，共4 組4 位二進制I/O 端口分別通過一個全譯碼型7 段譯碼器輸向系統板的7 段數碼管。這樣，如果有數據從上述任一組四位輸出，就能在數碼管上顯示出相應的數值，其數值對應范圍為：


端口I/O32~39 分別與8 個發光二極管D8~D1 相連，可作輸出顯示，高電平亮。還可分別通過鍵8 和鍵7，發出高低電平輸出信號進入端口I/049 和48 ；鍵控輸出的高低電平由鍵前方的發光二極管D16和D15 顯示，高電平輸出為亮。此外，可通過按動鍵4 至鍵1，分別向FPGA/CPLD的PIO0~PIO15輸入4 位16 進制碼。每按一次鍵將遞增1，其序列為1，2，… 9，A，…F。注意，對于不同的目標芯片，其引腳的I/O 標號數一般是同GW48 系統接口電路的“PIO”標號是一致的（這就是引腳標準化），但具體引腳號是不同的，而在邏輯設計中引腳的鎖定數必須是該芯片的具體的引腳號。具體對應情況需要參考第四節的引腳對照表。

2.1、實驗電路信號資源符號圖說明

結合附圖2-1，以下對實驗電路結構圖中出現的信號資源符號功能作出一些說明：



（1） 附圖2-1a 是16 進制7 段全譯碼器，它有7 位輸出，分別接7 段數碼管的7 個顯示輸入端：a、b、c、d、e、f和g；它的輸入端為D、C、B、A，D 為zui高位，A 為zui低位。例如，若所標輸入的口線為PIO19~16，表示PIO19 接D、18 接C、17 接B、16 接A。
（2） 附圖2-1b 是高低電平發生器，每按鍵一次，輸出電平由高到低、或由低到高變化一次，且輸出為高電平時，所按鍵對應的發光管變亮，反之不亮。
（3） 附圖2A-1c 是16 進制碼（8421 碼）發生器，由對應的鍵控制輸出4位2進制構成的1位16進制碼，數的范圍是0000~1111，即^H0 至^HF。每按鍵一次，輸出遞增1，輸出進入目標芯片的4 位2 進制數將顯示在該鍵對應的數碼管上。
（4） 直接與7 段數碼管相連的連接方式的設置是為了便于對7 段顯示譯碼器的設計學習。以圖NO.2為例，如圖所標“PIO46-PIO40 接g、f、e、d、c、b、a”表示PIO46、PIO45..PIO40 分別與數碼管的7 段輸入g、f、e、d、c、b、a相接。
（5） 附圖2-1d 是單次脈沖發生器。每按一次鍵，輸出一個脈沖，與此鍵對應的發光管也會閃亮一次，時間20ms。
（6） 附圖2-1e 是琴鍵式信號發生器，當按下鍵時，輸出為高電平，對應的發光管發亮；當松開鍵時，輸出為高電平，此鍵的功能可用于手動控制脈沖的寬度。具有琴鍵式信號發生器的實驗結構圖是NO.3。

2.2、各實驗電路結構圖特點與適用范圍簡述

（1） 結構圖NO.0：目標芯片的PIO19至PIO44 共8 組4 位2 進制碼輸出，經外部的7 段譯碼器可顯示于實驗系統上的8 個數碼管。鍵1 和鍵2 可分別輸出2 個四位2 進制碼。一方面這四位碼輸入目標芯片的PIO11~PIO8 和PIO15~PIO12，另一方面，可以觀察發光管D1 至D8 來了解輸入的數值。例如，當鍵1控制輸入PIO11~PIO8的數為^HA時，則發光管D4和D2亮，D3和D1滅。電路的鍵8至鍵3分別控制一個高低電平信號發生器向目標芯片的PIO7至PIO2輸入高電平或低電平，揚聲器接在“SPEAKER”上，具體接在哪一引腳要看目標芯片的類型，這需要查第3 節的引腳對照表。如目標芯片為FLEX10K10，則揚聲器接在“3”引腳上。目標芯片的時時鐘輸入未在圖上標出，也需查閱第3 節的引腳對照表。例如，目標芯片為XC95108，則輸入此芯片的時鐘信號有CLOCK0至CLOCK9，共4 個可選的輸入端，對應的引
腳為65至80。具體的輸入頻率，可參考主板頻率選擇模塊。此電路可用于設計頻率計，周期計，計數器等等。
（2） 結構圖：適用于作加法器、減法器、比較器或乘法器等。例如，加法器設計，可利用鍵4 和鍵3 輸入8位加數；鍵2和鍵1輸入8位被加數，輸入的加數和被加數將顯示于鍵對應的數碼管4-1，相加的和顯示于數碼管6和5；可令鍵8控制此加法器的zui低位進位。
（3） 結構圖NO.2：可用于作VGA 視頻接口邏輯設計，或使用數碼管8至數碼管5共4個數碼管作7 段顯示譯碼方面的實驗；而數碼管4 至數碼管1，4 個數碼管可作譯碼后顯示，鍵1 和鍵2 可輸入高低電平。
（4） 結構圖NO.3：特點是有8 個琴鍵式鍵控發生器，可用于設計八音琴等電路系統。也可以產生時間長度可控的單次脈沖。該電路結構同結構圖NO.0 一樣，有8個譯碼輸出顯示的數碼管，以顯示目標芯片的32位輸出信號，且8個發光管也能顯示目標器件的8位輸出信號。
（5） 結構圖NO.4：適合于設計移位寄存器、環形計數器等。電路特點是，當在所設計的邏輯中有串行2 進制數從PIO10 輸出時，若利用鍵7 作為串行輸出時鐘信號，則PIO10 的串行輸出數碼可以在發光管D8 至D1 上逐位顯示出來，這能很直觀地看到串出的數值。
（6） 結構圖NO.5：此電路結構有較強的功能，主要用于目標器件與外界電路的接口設計實驗。主要含以9 大模塊：
1） 普通內部邏輯設計模塊。在圖的左下角。此模塊與以上幾個電路使用方法相同，例如同結構圖NO.3 的*區別是8 個鍵控信號不再是琴鍵式電平輸出，而是高低電平方式向目標芯片輸入。此電路結構可完成許多常規的實驗項目。
2） RAM/ROM接口。在圖左上角，此接口對應于主板上，有1 個32 腳的DIP 座，在上面可以插RAM，也可插ROM（僅GW48-GK/PK 系統包含此接口）例如：RAM：628128；ROM：27C020、27C040、29C040等。此32 腳座的各引腳與目標器件的連接方式示于圖上，是用標準引腳名標注的，如PIO48（第1 腳）、PIO10（第2 腳）、OE 控制為PIO62 等等。注意，RAM/ROM的使能CS1由主系統左邊的撥碼開關“1”控制。對于不同的RAM 或ROM，其各引腳的功能定義不盡一致，即，不一定兼容，因此在使用前應該查閱相關的資料，但在結構圖的上方也列出了部分引腳情況，以資參考。
3） VGA 視頻接口。
4） 兩個PS/2 鍵盤接口。注意，對于GW48-CK 系統，只有1 個，連接方式是下方的PS/2 口。
5） A/D 轉換接口。6）D/A 轉換接口。7）LM311 接口。8）單片機接口。
9） RS232 通信接口。
注意，結構圖NO.5 中并不是所有電路模塊都可以同時使用，這是因為各模塊與目標器件的IO 接口有重合：
1） 當使用RAM/ROM 時，數碼管3、4、5、6、7、8 共6 各數碼管不能同時使用，這時，如果有必要使用更多的顯示，必須使用以下介紹的掃描顯示電路。但RAM/ROM可以與D/A轉換同時使用，盡管他們的數據口（PIO24、25、26、27、
28、29、30、31）是重合的。這時如果希望將RAM/ROM 中的數據輸入D/A 中，可設定目標器件的PIO24、25、26、27、28、29、30、31 端口為高阻態；而如果希望用目標器件FPGA直接控制D/A器件，可通過撥碼開關禁止RAM/ROM數據口。
RAM/ROM 能與VGA 同時使用，但不能與PS/2 同時使用，這時可以使用以下介紹的PS/2 接口。
2） A/D 不能與RAM/ROM 同時使用，由于他們有部分端口重合，若使用RAM/ROM，必須禁止ADC0809，而當使用ADC0809時，應該禁止RAM/ROM，如果希望A/D 和RAM/ROM 同時使用以實現諸如高速采樣方面的功能，必須使用含有高速A/D 器件的適配板，如GWAK30+等型號的適配板。RAM/ROM 不能與311 同時使用，因為在端口PIO37 上，兩者重合。
（7） 結構圖NO.6：此電路與NO.2 相似，但增加了兩個4 位2 進制數發生器，數值分別輸入目標芯片的PIO7~PIO4
和PIO3~PIO0。例如，當按鍵2 時，輸入PIO7~PIO4 的數值將顯示于對應的數碼管2，以便了解輸入的數值。
（8） 結構圖NO.7：此電路適合于設計時鐘、定時器、秒表等。因為可利用鍵8 和鍵5 分別控制時鐘的清零和設置時間的使能；利用鍵7、5 和1 進行時、分、秒的設置。
（9） 結構圖NO.8：此電路適用于作并進/串出或串進/并出等工作方式的寄存器、序列檢測器、密碼鎖等邏輯設計。它的特點是利用鍵2、鍵1能序置8位2進制數，而鍵6能發出串行輸入脈沖，每按鍵一次，即發一個單脈沖，則此8位序置數的高位在前，向PIO10 串行輸入一位，同時能從D8 至D1 的發光管上看到串形左移的數據，十分形象直觀。
（10） 結構圖NO.9：若欲驗證交通燈控制等類似的邏輯電路，可選此電路結構。
（11） 當系統上的“模式指示”數碼管顯示“A”時，系統將變成一臺頻率計，數碼管8 將顯示“F”，“數碼6”至“數碼1”顯示頻率值，zui低位單位是Hz。測頻輸入端為系統板右下側的插座。
（12） 實驗電路結構圖COM：附圖11 電路僅GW48-GK/PK2擁有，即以上所述的所有電路結構，包括“實驗電路結構NO.0”至“實驗電路結構NO.B”共11 套電路結構模式為GW48-GK/PK2 兩種系統共同擁有（兼容），把他們稱為通用電路結構。即在原來的11 套電路結構模式中的每一套結構圖中增加附圖11 所示的“實驗電路結構圖COM”。例如，在GW48-PK2 系
統中，當“模式鍵”選擇“5”時，電路結構將進入附圖7 所示的實驗電路結構圖NO.5 外，還應該加入“實驗電路結構圖COM”。這樣，在每一電路模式中就能比原來實現更多的實驗項目。
實驗電路結構圖COM”中各標準信號（PIOX）對應的器件的引腳名，必須查第四節的表。

3、SOPC 適配板使用說明

GW48-SOPC系統上的主適配板主要針對Cyclone（EP1C6/12）系列器件。該適配板主要由大規模FPGA、A/D，D/A器件、RAM、FLASH、運放、高頻時鐘、不同模式配置塊組成：
（1） JTAG PORT：JTAG 口，用于編程開發、測試和SOPC軟件調試，使用中應該將所配的10 芯線與GW48-PK2 主系統左側的ByteBlasterMV（ByteBlasterII）口相連。
（2） AS PORT：若欲對Cyclone器件掉電保護的Flash 器件"EPCS1/4"的編程選擇；將10 芯編程線連接GW48-PK2主系統右側的ByteBlasterII 口和主適配板的"AS PORT"下載口，OK！
（3） 主適配板的RS232 口是用于Nios 系統C 程序調試的。RS232 1口與Cyclone 的引腳連接方式是：RXD 接P170 腳；TXD 接176 腳。
（4） 在主適配板下方的GW2RAM板：含兩片16 位高速SRAM 和一片Flash ROM，主要用于SOPC 設計，作為Nios CPU 的外圍接口存儲器，是用于進行SOPC Nios 嵌入式系統實驗開發用的。